柚子快報激活碼778899分享：FPGA面試總結(jié)（八股文）

http://yzkb.51969.com/

ps：內(nèi)容都是自己總結(jié)的，如果有錯誤的話請及時聯(lián)系我修改，謝謝~

后續(xù)有補充的話我會持續(xù)的更新

1.什么是FPGA

FPGA是一種可以重構(gòu)電路的芯片，是一種硬件可重構(gòu)的體系結(jié)構(gòu)；

中文名是 現(xiàn)場可編程門陣列

2.FPGA的設(shè)計流程

系統(tǒng)規(guī)劃 ---> RTL輸入（寫代碼）---> 行為仿真/功能仿真 ---> 邏輯綜合

---> 綜合后設(shè)計分析（檢查時序及資源占用情況）---> 設(shè)計實現(xiàn) ---> 布線后仿真

---> 板級調(diào)試 ---> bistream固化

3.查找表（LUTS）? look-up-tables

其本質(zhì)就是一個RAM

當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，F(xiàn)PGA開發(fā)軟件就會自動計算邏輯電路的所有可能得結(jié)果，并把結(jié)果事先寫入RAM當(dāng)中，這樣在每輸入一個信號進行邏輯計算就等于輸入一個地址來進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。

4.毛刺如何消除

去除毛刺可以利用D觸發(fā)器的輸入端D對毛刺信號不敏感的特點；因為當(dāng)輸入信號有毛刺時，只要該毛刺不發(fā)生在時鐘的上升沿時刻，輸出就不會有毛刺產(chǎn)生。

5.鎖存器/觸發(fā)器

latch? ? ? 屬于異步電路設(shè)計，是電平觸發(fā)

register 屬于同步電路，是邊沿觸發(fā)

but? 鎖存器：1）對毛刺不敏感，很容易在信號上產(chǎn)生毛刺

? ? ? ? ? ? ? ? ? ? ? 2）沒有時鐘信號，不容易進行靜態(tài)時序分析

D觸發(fā)器可用做：數(shù)字信號的寄存、移位寄存、分頻和波形發(fā)生器等。

6.組合邏輯/時序邏輯

組合邏輯：任意時刻的輸出僅取決于該時刻的輸入，與電路原本的狀態(tài)無關(guān)，邏輯中不牽涉跳變沿信號的處理。

時序邏輯：任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態(tài)有關(guān)。

7.競爭與冒險

兩個輸入信號同時向兩個相反的方向的邏輯狀態(tài)轉(zhuǎn)換就稱為競爭；

由于競爭，從而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險；

競爭不一定會產(chǎn)生冒險，但有冒險就一定有競爭。

8.建立時間/保持時間

建立時間Tsu：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間就稱為建立時間。

建立時間決定了該觸發(fā)器之間組合邏輯的最大延遲。

保持時間Th：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間。

保持時間決定了該觸發(fā)器之間組合邏輯的最小延遲。

如果不滿足建立時間和保持時間，觸發(fā)器就會進入亞穩(wěn)態(tài)。

9.亞穩(wěn)態(tài)

亞穩(wěn)態(tài)，是因為違反寄存器的建立時間和保持時間而產(chǎn)生的。

如果信號在建立時間和保持時間這段時期發(fā)生變化，那么信號的輸出是未知的，這個未知的狀態(tài)便稱為亞穩(wěn)態(tài)。

解決方法：1）降低時鐘頻率；

? ? ? ? ? ? ? ? ? 2）使用兩級觸發(fā)器；

? ? ? ? ? ? ? ? ? 3）采用FIFO對跨時鐘域數(shù)據(jù)通信進行緩沖；

? ? ? ? ? ? ? ? ? 4）對復(fù)位電路采用異步復(fù)位，同步釋放。

10.同步FIFO/異步FIFO

同步FIFO的寫時鐘和讀時鐘為同一個時鐘，內(nèi)部邏輯都是同步邏輯，常用于交互數(shù)據(jù)緩沖。

異步FIFO的寫時鐘和讀時鐘為異步時鐘（就是不是共用同一個時鐘），F(xiàn)IFO內(nèi)部的寫邏輯和讀邏輯的交互需要異步處理，異步FIFO常用于跨時鐘域交互。

11.有限狀態(tài)機FSM設(shè)計

1）一段式：整個狀態(tài)機寫到一個always模塊中，在該模塊中既描述狀態(tài)轉(zhuǎn)移，又描述狀態(tài)的輸入和輸出。

2）二段式：第一個always模塊采用同步時序描述狀態(tài)轉(zhuǎn)移（時序邏輯）；第二個模塊采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律以及輸出。

3）三段式：第一個always模塊采用同步時序（時序邏輯）來描述狀態(tài)轉(zhuǎn)移；一個always采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律；一個always模塊用來描述狀態(tài)輸出。

12.PLL（鎖相環(huán)）

鎖相環(huán)作為一種反饋控制電路，其特點是利用外部輸入的參考信號控制環(huán)路內(nèi)部震蕩信號的頻率和相位。

13.BRAM/DRAM

1）BRAM：由一定數(shù)量固定大小的存儲卡構(gòu)成，使用BRAM資源不占用額外的邏輯資源，且速度快。

2）DRAM：分布式RAM，可以實現(xiàn)BRAM不能實現(xiàn)的異步訪問。

14.SPI協(xié)議

SPI通訊設(shè)備的通訊模式是主從通訊模式，通訊雙方有主從之分。

可以分為一主一從或者一主多從。

SPI協(xié)議中沒有設(shè)備地址，它使用CS_N片選信號線來尋址，當(dāng)主機要選擇從設(shè)備時，把該從設(shè)備的CS_N信號線設(shè)置為低電平，則該從設(shè)備被選中，即片選有效。

所以SPI通訊以CS_N線置低電平為開始信號，以CS_N線被拉高作為結(jié)束信號。

柚子快報激活碼778899分享：FPGA面試總結(jié)（八股文）

http://yzkb.51969.com/

好文鏈接