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InP-Based_Generic_Foundry_Platform_for_Photonic_Integrated_Circuits

時(shí)間：2018年

作者：Luc M. Augustin, Member, IEEE, Rui Santos, Erik den Haan, Steven Kleijn, Peter J. A. Thijs, Sylwester Latkowski, Senior Member, IEEE, Dan Zhao, Weiming Yao, Jeroen Bolk, Huub Ambrosius, Sergei Mingaleev, Andr′eRichter, Senior Member, IEEE, Arjen Bakker, and Twan Korthorst

Abstract

Abstract—The standardization of photonic integration processes for InP has led to versatile and easily accessible generic integration platforms. The generic integration platforms enable the realization of a broad range of applications and lead to a dramatic cost reduction in the development costs of photonic integrated circuits (PICs). This paper addresses the SMART Photonics generic integration platform developments. The integration technology based on butt joint active-passive epitaxy is shown to achieve a platform without compromising the performance of the different components. The individual components or building blocks are described. A process design kit is established with a comprehensive dataset of simulation and layout information for the building blocks. Latest results on process development and optimization are demonstrated. A big step forward is achieved by applying high-resolution ArF lithography, which leads to increased performance for AWGs and a large increase in reproducibility and yield. The generic nature of the platform is demonstrated by analyzing a number of commercial multiproject wafer runs. It is clear that a large variety of applications is addressed with more than 200 designs from industry as well as academia. A number of examples of PICs are displayed to support this. Finally, the design flow is explained, with focus on layout-aware schematic-driven design flow that is required for complex circuits. It can be concluded that generic integration on InP is maturing fast and with the current developments and infrastructure it is the technology of choice for low cost, densely integrated PICs, ready for high-volume manufacturing.

本片文章介紹Smart Photonics通用集成光學(xué)制造平臺(tái)（歐洲的一家做集成光芯片的公司）的發(fā)展。

第二節(jié)

對(duì)獨(dú)立元件和模塊進(jìn)行了描述，建立了一個(gè)包含設(shè)計(jì)模塊(building blocks)的仿真模型和版圖的PDK講述了最新的開發(fā)與操作流程（基于有源-無源尾部外延生長(zhǎng)對(duì)接(butt joint active-passive epitaxy)的集成技術(shù)可以在集成不同器件時(shí)不損失性能）通過更高分辨率的ArF光刻技術(shù)，提升了波導(dǎo)光柵陣列(AWG)的性能及其產(chǎn)量 第三節(jié)

該平臺(tái)的商業(yè)生產(chǎn)證明了該平臺(tái)的通用性 第四節(jié)

解釋了集成光芯片的設(shè)計(jì)流程

InP通用集成技術(shù)正在迅速成熟，借助當(dāng)前的發(fā)展和基礎(chǔ)設(shè)施，它是低成本、高密度集成PIC技術(shù)，為大規(guī)模生產(chǎn)做好了準(zhǔn)備。

一、INTRODUCTION

關(guān)于InP集成光芯片：

基于InP的光子器件可以同時(shí)實(shí)現(xiàn)有源/無源器件，因此省去了高精度裝配的過程該技術(shù)可以實(shí)現(xiàn)放大器、激光器、高性能調(diào)制器、寬帶光電探測(cè)器(C~L波段)由于源和探測(cè)器可以集成在芯片上，因此可以直接在晶圓上做測(cè)試當(dāng)前的PIC通用集成技術(shù)使其成本低廉

關(guān)于光子通用集成平臺(tái)：

集成光芯片的基本模塊是：波導(dǎo)、放大器、探測(cè)器、相位調(diào)制器通用集成的優(yōu)點(diǎn)：

采用標(biāo)準(zhǔn)化的工業(yè)集成流程，實(shí)現(xiàn)了穩(wěn)定、可重復(fù)的性能由于基本模塊已定義，因此可以有PDK和設(shè)計(jì)軟件輔助進(jìn)行快速準(zhǔn)確的芯片設(shè)計(jì)用戶可以在MPW(Multi-Project Wafer)模式下分?jǐn)偝杀居捎谠O(shè)計(jì)、生產(chǎn)成本降低，集成光芯片更易于走向企業(yè)

二、TECHNOLOGY AND BUILDING BLOCKS

本節(jié)描述了：

Integration ProcessCurrent Available Building BlocksThe Development of Building BlocksEnhancement to the Platform

A. 集成流程(Integration Process)

平臺(tái)采用對(duì)接技術(shù)(butt-joint technology)的優(yōu)點(diǎn)：

可以將不同性能的材料集成在一起而不影響性能可以將芯片上的有源/無源器件獨(dú)立進(jìn)行性能優(yōu)化有源元件可以放置在任意位置有源-無源元件間的耦合損耗很低(~0.1dB)，反射很低（<40dB）因?yàn)榉瓷浜艿?，所以可以?shí)現(xiàn) Ⅲ-B 族激光器

對(duì)接技術(shù)(butt-joint technology)流程：

圖1展示了對(duì)接技術(shù)(butt-joint technology)

首先使用金屬有機(jī)化學(xué)氣相沉積(MOCVD)生長(zhǎng)活性層(a)

目前的有源層由4個(gè)量子阱(QW)組成，發(fā)射波長(zhǎng)為1550 nm

波導(dǎo)層（通常是塊狀無源波導(dǎo)）通過高質(zhì)量的對(duì)接技術(shù)重新生長(zhǎng) DBR光柵可以在無源波導(dǎo)的頂部繪制，可以采用電子束光刻，也可以采用更高精度的ArF光刻

光柵被蝕刻成一個(gè)單獨(dú)的光柵層，整個(gè)晶圓被一個(gè)共同的頂部包層覆蓋。生長(zhǎng)過后晶圓就可以進(jìn)行進(jìn)一步的加工了

圖2所示是各模塊(Building Blocks)的剖面圖

圖3所示為流程的示意圖概述，顯示不同應(yīng)用優(yōu)化的工藝流程的不同取向或選項(xiàng)。外延生長(zhǎng)步驟以灰色表示，加工步驟以白色表示。

B. Building Blocks & PDK

表1總結(jié)了基本的模塊(Building Blocks)及其性能

除了基本性能參數(shù)之外，還有一個(gè)可能會(huì)嚴(yán)重影響電路性能的附加參數(shù)——?dú)堄喾瓷?Residual Reflection)：

對(duì)于基礎(chǔ)元件，其殘余反射已經(jīng)進(jìn)行了優(yōu)化

不同波導(dǎo)之間的過渡、對(duì)接接頭的殘余反射遠(yuǎn) 小于 -40dB交叉點(diǎn)處的殘余反射接近 -50dB 此外，多模干涉（MMI）耦合器經(jīng)過優(yōu)化，以實(shí)現(xiàn)如1×2 MMI那樣低至 -34dB 的反射

C. Optimization and Enhancement

通過更高分辨率的ArF光刻技術(shù)，提升了制造平臺(tái)的性能

高分辨率光刻:ASML PAS5500/1100 ArF光刻機(jī)，可以用于 3 inch 和 4 inch 晶圓，但其聚焦深度為±150nm。

實(shí)現(xiàn)100nm±10nm(3σ)的InP基底曝光，需要：

晶圓總厚度變化(Total Thickness Variation)接近2μm外延生長(zhǎng)部分會(huì)影響平整度，因此引入"rabbit ears" 圖5顯示了再生長(zhǎng)和頂部包層生長(zhǎng)后光滑的晶圓表面 如圖6所示，用ArF光刻法制作的波導(dǎo)的波導(dǎo)損耗低至2.5 dB/cm，比 i-line 有更好的性能 如圖7所示，在AWG的自由傳播區(qū)輸出處，波導(dǎo)之間的間隙減小到100 nm，這將大大減少損耗。此外，由于精確的寬度，相位誤差雖然存在，但是不會(huì)很高，這能降低串?dāng)_ 圖 8 為測(cè)量結(jié)果，黑線為標(biāo)準(zhǔn)波導(dǎo)的透射率。所有通道的插入損耗接近0.5 dB，串?dāng)_小于?25 dB。 DBR光柵:首次將ArF光刻技術(shù)應(yīng)用于InP晶圓上制作Distributed Feedback Reflector (DBR)光柵 電子束光刻技術(shù)存在寫入面積有限、耗時(shí)長(zhǎng)等缺點(diǎn)，而全息光刻技術(shù)局限于在大片晶圓上實(shí)現(xiàn)光柵圖案特性，限制了PIC中不同波長(zhǎng)選擇的設(shè)計(jì)自由。ArF光刻結(jié)合了這種設(shè)計(jì)的自由度和高通量。

三、MPW（Multi-Project Wafer）Runs

A. MPW用戶分析

B. ASPIC 舉例

Widely Tunable Monolithically Integrated Laser 寬可調(diào)單片集成激光器On-Chip 2.5 GHz Mode-Locked Laser 片上2.5GHz鎖模激光器180 Gbit/s WDM Transmitter 180Gbps波分復(fù)用發(fā)射機(jī)

四、SOFTWARE AND DESIGN FLOW

各種軟件套件提供對(duì)PDK的訪問，并提供一種集成的自上而下的設(shè)計(jì)流程，支持在平臺(tái)上快速實(shí)現(xiàn)電路的實(shí)現(xiàn)。

在PDK中提供了參數(shù)化緊湊模型以及所需的掩膜層和布局信息，供電路模擬器和布局工具使用。設(shè)計(jì)流程使工程師能夠使用全面的參數(shù)化光子構(gòu)建模塊庫功能性地設(shè)計(jì)PIC。仿真工具為大規(guī)模PIC設(shè)計(jì)提供了可擴(kuò)展的時(shí)間和頻率域框架，用于快速準(zhǔn)確地建模。

該實(shí)施使得可以以自動(dòng)化方式掃描和優(yōu)化參數(shù)，甚至在與布局相關(guān)的參數(shù)上進(jìn)行，從而可以徹底研究對(duì)制造容忍度的靈敏度，因此，可以分析最佳設(shè)計(jì)性能。

五、CONCLUSION

這篇論文展示了通用集成平臺(tái)的功能。大量的設(shè)計(jì)和廣泛的應(yīng)用領(lǐng)域證明了該平臺(tái)的多功能性。高密度集成是可行的，目前的平臺(tái)容量可以實(shí)現(xiàn)10Gb/mm2的密度。高分辨率光刻技術(shù)的引入使得可重復(fù)和可擴(kuò)展的工藝成為可能。通過MPW運(yùn)行的低成本訪問與良好的設(shè)計(jì)工具的可用性相結(jié)合，為更廣泛的用戶群體開啟了通用平臺(tái)的門戶。

ICP：Inductively Coupled Plasma 電感耦合等離子體 是一種通過隨時(shí)間變化的磁場(chǎng)電磁感應(yīng)產(chǎn)生電流作為能量來源的等離子體源

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